Proses 5 nm

Dari Wikipedia bahasa Indonesia, ensiklopedia bebas
Pembuatan
perangkat
semikonduktor
MOSFET scaling
(node proses)
Future

Dalam fabrikasi semikonduktor, dalam Peta Jalan Perangkat dan Sistem Internasional mendefinisikan proses 5 nm sebagai simpul teknologi MOSFET setelah simpul 7 nm. Pada tahun 2020, Samsung dan TSMC memulai produksi chip 5 nm, untuk produk seperti Apple, Marvell, Huawei, dan Qualcomm.[1][2]

Istilah "5 nm" tidak ada hubungannya dengan ukuran dari dari transistor atau bagian transistor yang berukuran 5 nanometer. Menurut proyeksi yang terdapat dalam Peta Jalan Perangkat dan Sistem Internasional pada tahun 2021 yang diterbitkan oleh IEEE Standards Association Industry Connection, "node 5 nm diharapkan memiliki pitch gerbang yang dihubungi sebesar 51 nanometer dan pitch logam paling rapat sebesar 30 nanometer"[3] Namun, dalam praktik komersial dunia nyata, "5 nm" digunakan terutama sebagai istilah pemasaran oleh masing-masing produsen microchip untuk merujuk pada generasi baru chip semikonduktor yang lebih baik dalam hal kepadatan transistor yang meningkat, peningkatan kecepatan dan pengurangan konsumsi daya dibandingkan dengan pendahulunya, proses 7 nm.[4][5]

Sejarah[sunting | sunting sumber]

Efek terowongan kuantum melalui gerbang lapisan oksida pada transistor 7 nm dan 5 nm menjadi semakin sulit untuk diatur menggunakan proses semikonduktor yang ada.[6] Perangkat transistor tunggal di bawah 7 nm pertama kali ditunjukkan oleh para peneliti di awal tahun 2000-an. Pada tahun 2002, tim riset IBM yaitu Bruce Doris, Omer Dokumaci, Meikei Ieong dan Anda Mocuta membuat MOSFET silikon-on-insulator (SOI) berukuran 6 nanometer.[7][8]

Pada tahun 2003, tim peneliti Jepang di NEC, dipimpin oleh Hitoshi Wakabayashi dan Shigeharu Yamagami, membuat MOSFET 5 nm pertama.[9][10] Pada 2015, IMEC dan Cadence telah membuat chip uji 5 nm. Chip uji fabrikasi bukanlah perangkat yang berfungsi penuh melainkan untuk mengevaluasi pola lapisan interkoneksi.[11][12] Pada tahun 2015, Intel melaporkan konsep FET kabel nano lateral (atau gate-all-around) untuk node 5 nm.[13]

Pada tahun 2017, IBM mengungkapkan bahwa mereka telah membuat chip silikon 5 nm, menggunakan lembaran nano silikon dalam konfigurasi gate-all-around (GAAFET), pengembangan dari desain terdahulu FinFET. Transistor GAAFET yang digunakan memiliki 3 lembar nano yang ditumpuk, seperti halnya pada desian FinFET yang memiliki beberapa sirip fisik berdampingan yang secara elektrik dianggap satu unit. Chip IBM berukuran 50 mm2 dan memiliki 600 juta transistor per mm2, dengan total 30 miliar transistor (1667 nm 2 per transistor, jarak antar transistor 41 nm).[14][15]

Proses node "5 nm"[sunting | sunting sumber]

5 nm
IRDS roadmap 2017[16] Samsung[17][18][19][20][21] TSMC[17]
Nama proses 7 nm 5 nm 5LPE 5LPP N5 N5P 4N[22]
Transistor density (MTr/mm2) Tidak diketahui Tidak diketahui 126.9[21] Tidak diketahui 138.2[23][24] Unknown
SRAM bit-cell size (μm2) 0.027[25] 0.020[25] 0.0262[26] 0.021[26] Unknown
Transistor gate pitch (nm) 48 42 57 51 Unknown
Interconnect pitch (nm) 28 24 36 Tidak diketahui 28[27] Unknown
Release status 2019 2021 2018 risk production[28]
2020 production 		2022 production 2019 risk production[29]
2020 production 		2020 risk production
2021 production 		2022 production

Proses node 4 nm[sunting | sunting sumber]

Samsung[17][19][20][21][30] TSMC Intel[31][32]
Nama proses 4LPE 4LPP 4LPP+ 4HPC 4LPA N4 N4P N4X[33][34][35] 4 (Formerly called Intel 7nm)[36]
Transistor density (MTr/mm2) 137[21] Tidak diketahui Tidak diketahui Tidak diketahui 143.7[37] Tidak diketahui 123.4[38]
SRAM bit-cell size (μm2) 0.0262[26] Tidak diketahui Tidak diketahui Tidak diketahui Tidak diketahui Tidak diketahui Tidak diketahui 0.024[26]
Transistor gate pitch (nm) 57 Tidak diketahui Tidak diketahui Tidak diketahui 51 Tidak diketahui 50
Interconnect pitch (nm) 32 Tidak diketahui Tidak diketahui Tidak diketahui 28 Tidak diketahui 30
Release status 2020 risk production
2021 production 		2022 production 2023 production 2024 production 2025 production 2021 risk production
2022 production 		2022 risk production
2022 production 		Risk production by H1 2023
2024 production 		2022 risk production[39]
2023 production[40]

Generasi setelah 5 nm[sunting | sunting sumber]

Artikel utama: Proses 3 nm

3 nm (3-nanometer) adalah istilah biasa untuk generasi setelah proses 5 nm. Pada tahun 2021, TSMC berencana untuk mengkomersialkan simpul 3 nm, sementara Samsung dan Intel memiliki berencana tahun 2023.[41][42][43]

Lihat pula[sunting | sunting sumber]

Referensi[sunting | sunting sumber]

  1. ^ Cutress, Dr Ian. "'Better Yield on 5nm than 7nm': TSMC Update on Defect Rates for N5". AnandTech. Diarsipkan dari versi asli tanggal 30 August 2020. Diakses tanggal 2020-08-28. 
  2. ^ "Marvell and TSMC Collaborate to Deliver Data Infrastructure Portfolio on 5nm Technology". HPCwire (dalam bahasa Inggris). Diarsipkan dari versi asli tanggal 15 September 2020. Diakses tanggal 2020-08-28. 
  3. ^ International Roadmap for Devices and Systems: 2021 Update: More Moore, IEEE, 2021, hlm. 7, diarsipkan dari versi asli tanggal 7 August 2022, diakses tanggal 7 August 2022 
  4. ^ "TSMC's 7nm, 5nm, and 3nm "are just numbers… it doesn't matter what the number is"". Diarsipkan dari versi asli tanggal 17 June 2020. Diakses tanggal 20 April 2020. 
  5. ^ Samuel K. Moore (21 July 2020). "A Better Way to Measure Progress in Semiconductors: It's time to throw out the old Moore's Law metric". IEEE Spectrum. IEEE. Diarsipkan dari versi asli tanggal 2 December 2020. Diakses tanggal 20 April 2021. 
  6. ^ "Quantum Effects At 7/5nm And Beyond". Semiconductor Engineering (dalam bahasa Inggris). Diarsipkan dari versi asli tanggal 15 July 2018. Diakses tanggal 2018-07-15. 
  7. ^ "IBM claims world's smallest silicon transistor - TheINQUIRER". Theinquirer.net. 2002-12-09. Diarsipkan dari versi asli tanggal May 31, 2011. Diakses tanggal 7 December 2017. 
  8. ^ Doris, Bruce B.; Dokumaci, Omer H.; Ieong, Meikei K.; Mocuta, Anda; Zhang, Ying; Kanarsky, Thomas S.; Roy, R. A. (December 2002). Extreme scaling with ultra-thin Si channel MOSFETs. Digest. International Electron Devices Meeting. hlm. 267–270. doi:10.1109/IEDM.2002.1175829. ISBN 0-7803-7462-2. 
  9. ^ "NEC test-produces world's smallest transistor". Thefreelibrary.com. Diarsipkan dari versi asli tanggal 15 April 2017. Diakses tanggal 7 December 2017. 
  10. ^ Wakabayashi, Hitoshi; Yamagami, Shigeharu; Ikezawa, Nobuyuki; Ogura, Atsushi; Narihiro, Mitsuru; Arai, K.; Ochiai, Y.; Takeuchi, K.; Yamamoto, T.; Mogami, T. (December 2003). Sub-10-nm planar-bulk-CMOS devices using lateral junction control. IEEE International Electron Devices Meeting 2003. hlm. 20.7.1–20.7.3. doi:10.1109/IEDM.2003.1269446. ISBN 0-7803-7872-5. 
  11. ^ "IMEC and Cadence Disclose 5nm Test Chip". Semiwiki.com. Diarsipkan dari versi asli tanggal 26 November 2015. Diakses tanggal 25 Nov 2015. 
  12. ^ "The Roadmap to 5nm: Convergence of Many Solutions Needed". Semi.org. Diarsipkan dari versi asli tanggal 26 November 2015. Diakses tanggal 25 November 2015. 
  13. ^ Mark LaPedus (2016-01-20). "5nm Fab Challenges". Diarsipkan dari versi asli tanggal 27 January 2016. Diakses tanggal 22 January 2016. Intel presented a paper that generated sparks and fueled speculation regarding the future direction of the leading-edge IC industry. The company described a next-generation transistor called the nanowire FET, which is a finFET turned on its side with a gate wrapped around it. Intel's nanowire FET, sometimes called a gate-all-around FET, is said to meet the device requirements for 5nm, as defined by the International Technology Roadmap for Semiconductors (ITRS). 
  14. ^ Huiming, Bu (June 5, 2017). "5 nanometer transistors inching their way into chips". IBM. Diarsipkan dari versi asli tanggal 9 June 2021. Diakses tanggal 9 June 2021. 
  15. ^ "IBM Figures Out How to Make 5nm Chips". Uk.pcmag.com. 5 June 2017. Diarsipkan dari versi asli tanggal 3 December 2017. Diakses tanggal 7 December 2017. 
  16. ^ "IRDS international roadmap for devices and systems 2017 edition" (PDF). Diarsipkan dari versi asli (PDF) tanggal 25 October 2018. 
  17. ^ a b c Jones, Scotten (29 April 2020), "Can TSMC Maintain Their Process Technology Lead", SemiWiki, diarsipkan dari versi asli tanggal 13 May 2022, diakses tanggal 11 April 2022 
  18. ^ "Samsung Foundry Update 2019". SemiWiki. 6 August 2019. Diarsipkan dari versi asli tanggal 29 May 2022. Diakses tanggal 14 May 2022. 
  19. ^ a b "Samsung 5 nm and 4 nm Update". WikiChip. 19 October 2019. 
  20. ^ a b "5 nm lithography process". WikiChip. Diarsipkan dari versi asli tanggal 6 November 2020. Diakses tanggal 30 April 2017. 
  21. ^ a b c d "Samsung 3nm GAAFET Enters Risk Production; Discusses Next-Gen Improvements". 5 July 2022. 
  22. ^ "NVIDIA Delivers Quantum Leap in Performance, Introduces New Era of Neural Rendering With GeForce RTX 40 Series". NVIDIA Newsroom. Diakses tanggal 20 September 2022. 
  23. ^ "The TRUTH of TSMC 5nm". 
  24. ^ "N3E Replaces N3; Comes in Many Flavors". 4 September 2022. 
  25. ^ a b INTERNATIONAL ROADMAP FOR DEVICES AND SYSTEMS 2017 EDITION - MORE MOORE (PDF), ITRS, 2017, Section 4.5 Table MM-10 (p.12) entries : "SRAM bitcell area (um2)" ; "SRAM 111 bit cell area density - Mbits/mm2", diarsipkan dari versi asli (PDF) tanggal 25 October 2018, diakses tanggal 24 October 2018 
  26. ^ a b c d "Did We Just Witness The Death Of SRAM?". 4 December 2022. 
  27. ^ J.C. Liu; et al. A Reliability Enhanced 5nm CMOS Technology Featuring 5th Generation FinFET with Fully-Developed EUV and High Mobility Channel for Mobile SoC and High Performance Computing Application. 2020 IEEE International Electron Devices Meeting (IEDM). doi:10.1109/IEDM13553.2020.9372009. 
  28. ^ Shilov, Anton. "Samsung Completes Development of 5nm EUV Process Technology". AnandTech. Diarsipkan dari versi asli tanggal 20 April 2019. Diakses tanggal 31 May 2019. 
  29. ^ "TSMC and OIP Ecosystem Partners Deliver Industry's First Complete Design Infrastructure for 5nm Process Technology" (Siaran pers). TSMC. 3 April 2019. 
  30. ^ "Samsung Foundry Vows to Surpass TSMC within Five Years". 
  31. ^ Cutress, Dr Ian. "Intel's Process Roadmap to 2025: with 4nm, 3nm, 20A and 18A?!". AnandTech. Diarsipkan dari versi asli tanggal 3 November 2021. Diakses tanggal 27 July 2021. 
  32. ^ Smith, Ryan. "Intel 4 Process Node In Detail: 2x Density Scaling, 20% Improved Performance". AnandTech. Diarsipkan dari versi asli tanggal 13 June 2022. Diakses tanggal 13 June 2022. 
  33. ^ "TSMC Introduces N4X Process" (Siaran pers). TSMC. 16 December 2021. 
  34. ^ "The Future Is Now (blog post)". TSMC. 16 December 2021. Diarsipkan dari versi asli tanggal 7 May 2022. Diakses tanggal 25 May 2022. 
  35. ^ "TSMC Unveils N4X Node". AnandTech. 17 December 2021. Diarsipkan dari versi asli tanggal 25 May 2022. Diakses tanggal 25 May 2022. 
  36. ^ Bonshor, Gavin (20 October 2022). "Intel Core i9-13900K and i5-13600K Review: Raptor Lake Brings More Bite". AnandTech. Diakses tanggal 28 September 2023. 
  37. ^ "TSMC N3, and Challenges Ahead". 27 May 2023. 
  38. ^ Schor, David (19 June 2022). "A Look At Intel 4 Process Technology". WikiChip Fuse. 
  39. ^ Gartenberg, Chaim (29 July 2021). "The summer Intel fell behind". The Verge. Diarsipkan dari versi asli tanggal 22 December 2021. Diakses tanggal 22 December 2021. 
  40. ^ "Intel Unveils Meteor Lake Architecture: Intel 4 Heralds the Disaggregated Future of Mobile CPUs". 
  41. ^ "Samsung 3 nm GAAFET Node Delayed to 2024". Diarsipkan dari versi asli tanggal 17 December 2021. Diakses tanggal 8 July 2021. 
  42. ^ Shilov, Anton. "Samsung: Deployment of 3nm GAE Node on Track for 2022". AnandTech. Diarsipkan dari versi asli tanggal 27 July 2021. Diakses tanggal 2021-07-27. 
  43. ^ Shilov, Anton. "TSMC Update: 2nm in Development, 3nm and 4nm on Track for 2022". AnandTech. Diarsipkan dari versi asli tanggal 27 July 2021. Diakses tanggal 2021-07-27. 

Prana Luar[sunting | sunting sumber]

Diperoleh dari "https://id.wikipedia.org/w/index.php?title=Proses_5_nm&oldid=25434896"